niansa-misc/glibc
1
0
Fork 0
mirror of git://sourceware.org/git/glibc.git synced 2025-03-06 20:58:33 +01:00
Code Issues Projects Releases Packages Wiki Activity

LoongArch: Delete excessively allocated memory.

Browse source
This commit is contained in:
caiyinyu 2023-10-26 17:27:21 +08:00
parent 83c081f73e
commit dd53a60282
1 changed files with 34 additions and 34 deletions
Show stats Download patch file Download diff file Expand all files Collapse all files

68
sysdeps/loongarch/dl-trampoline.h
View file

@ -19,9 +19,9 @@
/* Assembler veneer called from the PLT header code for lazy loading. /* Assembler veneer called from the PLT header code for lazy loading.
The PLT header passes its own args in t0-t2. */ The PLT header passes its own args in t0-t2. */
#ifdef USE_LASX #ifdef USE_LASX
# define FRAME_SIZE (-((-9 * SZREG - 8 * SZFREG - 8 * SZXREG) & ALMASK)) # define FRAME_SIZE (-((-9 * SZREG - 8 * SZXREG) & ALMASK))
#elif defined USE_LSX #elif defined USE_LSX
# define FRAME_SIZE (-((-9 * SZREG - 8 * SZFREG - 8 * SZVREG) & ALMASK)) # define FRAME_SIZE (-((-9 * SZREG - 8 * SZVREG) & ALMASK))
#elif !defined __loongarch_soft_float #elif !defined __loongarch_soft_float
# define FRAME_SIZE (-((-9 * SZREG - 8 * SZFREG) & ALMASK)) # define FRAME_SIZE (-((-9 * SZREG - 8 * SZFREG) & ALMASK))
#else #else
@ -44,23 +44,23 @@ ENTRY (_dl_runtime_resolve)
REG_S a7, sp, 8*SZREG REG_S a7, sp, 8*SZREG
#ifdef USE_LASX #ifdef USE_LASX
xvst xr0, sp, 9*SZREG + 8*SZFREG + 0*SZXREG xvst xr0, sp, 9*SZREG + 0*SZXREG
xvst xr1, sp, 9*SZREG + 8*SZFREG + 1*SZXREG xvst xr1, sp, 9*SZREG + 1*SZXREG
xvst xr2, sp, 9*SZREG + 8*SZFREG + 2*SZXREG xvst xr2, sp, 9*SZREG + 2*SZXREG
xvst xr3, sp, 9*SZREG + 8*SZFREG + 3*SZXREG xvst xr3, sp, 9*SZREG + 3*SZXREG
xvst xr4, sp, 9*SZREG + 8*SZFREG + 4*SZXREG xvst xr4, sp, 9*SZREG + 4*SZXREG
xvst xr5, sp, 9*SZREG + 8*SZFREG + 5*SZXREG xvst xr5, sp, 9*SZREG + 5*SZXREG
xvst xr6, sp, 9*SZREG + 8*SZFREG + 6*SZXREG xvst xr6, sp, 9*SZREG + 6*SZXREG
xvst xr7, sp, 9*SZREG + 8*SZFREG + 7*SZXREG xvst xr7, sp, 9*SZREG + 7*SZXREG
#elif defined USE_LSX #elif defined USE_LSX
vst vr0, sp, 9*SZREG + 8*SZFREG + 0*SZVREG vst vr0, sp, 9*SZREG + 0*SZVREG
vst vr1, sp, 9*SZREG + 8*SZFREG + 1*SZVREG vst vr1, sp, 9*SZREG + 1*SZVREG
vst vr2, sp, 9*SZREG + 8*SZFREG + 2*SZVREG vst vr2, sp, 9*SZREG + 2*SZVREG
vst vr3, sp, 9*SZREG + 8*SZFREG + 3*SZVREG vst vr3, sp, 9*SZREG + 3*SZVREG
vst vr4, sp, 9*SZREG + 8*SZFREG + 4*SZVREG vst vr4, sp, 9*SZREG + 4*SZVREG
vst vr5, sp, 9*SZREG + 8*SZFREG + 5*SZVREG vst vr5, sp, 9*SZREG + 5*SZVREG
vst vr6, sp, 9*SZREG + 8*SZFREG + 6*SZVREG vst vr6, sp, 9*SZREG + 6*SZVREG
vst vr7, sp, 9*SZREG + 8*SZFREG + 7*SZVREG vst vr7, sp, 9*SZREG + 7*SZVREG
#elif !defined __loongarch_soft_float #elif !defined __loongarch_soft_float
FREG_S fa0, sp, 9*SZREG + 0*SZFREG FREG_S fa0, sp, 9*SZREG + 0*SZFREG
FREG_S fa1, sp, 9*SZREG + 1*SZFREG FREG_S fa1, sp, 9*SZREG + 1*SZFREG
@ -92,23 +92,23 @@ ENTRY (_dl_runtime_resolve)
REG_L a7, sp, 8*SZREG REG_L a7, sp, 8*SZREG
#ifdef USE_LASX #ifdef USE_LASX
xvld xr0, sp, 9*SZREG + 8*SZFREG + 0*SZXREG xvld xr0, sp, 9*SZREG + 0*SZXREG
xvld xr1, sp, 9*SZREG + 8*SZFREG + 1*SZXREG xvld xr1, sp, 9*SZREG + 1*SZXREG
xvld xr2, sp, 9*SZREG + 8*SZFREG + 2*SZXREG xvld xr2, sp, 9*SZREG + 2*SZXREG
xvld xr3, sp, 9*SZREG + 8*SZFREG + 3*SZXREG xvld xr3, sp, 9*SZREG + 3*SZXREG
xvld xr4, sp, 9*SZREG + 8*SZFREG + 4*SZXREG xvld xr4, sp, 9*SZREG + 4*SZXREG
xvld xr5, sp, 9*SZREG + 8*SZFREG + 5*SZXREG xvld xr5, sp, 9*SZREG + 5*SZXREG
xvld xr6, sp, 9*SZREG + 8*SZFREG + 6*SZXREG xvld xr6, sp, 9*SZREG + 6*SZXREG
xvld xr7, sp, 9*SZREG + 8*SZFREG + 7*SZXREG xvld xr7, sp, 9*SZREG + 7*SZXREG
#elif defined USE_LSX #elif defined USE_LSX
vld vr0, sp, 9*SZREG + 8*SZFREG + 0*SZVREG vld vr0, sp, 9*SZREG + 0*SZVREG
vld vr1, sp, 9*SZREG + 8*SZFREG + 1*SZVREG vld vr1, sp, 9*SZREG + 1*SZVREG
vld vr2, sp, 9*SZREG + 8*SZFREG + 2*SZVREG vld vr2, sp, 9*SZREG + 2*SZVREG
vld vr3, sp, 9*SZREG + 8*SZFREG + 3*SZVREG vld vr3, sp, 9*SZREG + 3*SZVREG
vld vr4, sp, 9*SZREG + 8*SZFREG + 4*SZVREG vld vr4, sp, 9*SZREG + 4*SZVREG
vld vr5, sp, 9*SZREG + 8*SZFREG + 5*SZVREG vld vr5, sp, 9*SZREG + 5*SZVREG
vld vr6, sp, 9*SZREG + 8*SZFREG + 6*SZVREG vld vr6, sp, 9*SZREG + 6*SZVREG
vld vr7, sp, 9*SZREG + 8*SZFREG + 7*SZVREG vld vr7, sp, 9*SZREG + 7*SZVREG
#elif !defined __loongarch_soft_float #elif !defined __loongarch_soft_float
FREG_L fa0, sp, 9*SZREG + 0*SZFREG FREG_L fa0, sp, 9*SZREG + 0*SZFREG
FREG_L fa1, sp, 9*SZREG + 1*SZFREG FREG_L fa1, sp, 9*SZREG + 1*SZFREG